台积电和三星的5nm工艺即将量产,与此同时,台积电和三星的3nm工艺也在持续的研发当中。而对于5nm及以下工艺来说,都必须依靠EUV(极紫外)光刻机才能实现。而目前全球只有一家厂商能够供应EUV光刻机,那就是荷兰的ASML。
3纳米（3 nm或30Å）光刻工艺是继5 nm光刻工艺工艺节点之后的下一代半导体制造工艺。 使用3 nm制程的商业集成电路制造定于2023年左右开始。
术语“ 3nm”仅是具有一定尺寸及其技术的一代的商业名称，并且不代表晶体管的任何几何形状。
台积电在先进制程领先的道路上一往无前，计划3nm技术于2021年进入风险生产、在2022年开始量产，而英特尔的7nm预计最早推出也要到2022年末。
据介绍，相较5nm N5工艺，相同功耗下，台积电3nm N3性能可提高10-15％；相同性能下，N3功耗可降低25-30％；N3的逻辑密度、SRAM密度、模拟密度分别是N5的1.7倍、1.2倍、1.1倍。
同时，台积电总裁魏哲家宣布，台积电已整合旗下包括SoIC、InFO、CoWoS等3D封装技术平台，命名为台积电3D Fabric。
台积电高级副总裁Kevin Zhang和Y.P. Chin在预先录制的视频中提到，台积电正在其总部旁边正建设一个专注于2nm芯片研发的新研发中心，拥有8000名工程师，将运营一条先进的生产线，该项目的第一阶段将于2021年完成。
作为全球晶圆代工「一号玩家」，从台积电的分享，我们可以看到全球先进制程最前沿的芯片制造技术风向。
台积电介绍了5nm N5、N5P、N4工艺以及3nm N3工艺的PPA优化情况。
据悉，台积电5nm N5工艺广泛采用了EUV技术。相较7nm N7工艺，台积电N5工艺在相同功耗下的性能提高了15％，在相同性能下的功耗降低了30％，逻辑密度为N7的1.8倍。
台积电还提到，N5的缺陷密度学习曲线比N7快，这意味着5nm工艺将比其上一节点能更快地达到更高的良率。
N5P和N4属于5nm N5的增强版本。
N5P主要面向高性能应用，计划在2021年投入使用。与N5相比，同等功耗下，N5P的性能可提高5％；同等性能下，N5P的功耗可降低10％。
由于与N5节点在IP上兼容，因此台积电的5nm N4工艺可提供直接迁移，性能、功耗和密度均有所增强。台积电计划在2021年第四季度开始N4风险生产，目标是在2022年实现大批量生产。
相比5nm N5节点，台积电3nm N3在相同功耗下的性能可提高10-15％，在相同性能下的功耗可降低25-30％；逻辑密度提高70%，SRAM密度提高20%，模拟密度提高10%。